AMD ha svelato i primi dettagli sull'architettura Steamroller, che nel 2013 prenderà il posto di Piledriver, dando vita a nuove APU e CPU basate sul processo produttivo a 28 nanometri bulk di GlobalFoundries. Mark Papermaster, vicepresidente senior e CTO della casa di Sunnyvale, ha illustrato le novità nel corso della manifestazione Hot Chips Symposium.
Steamroller dovrebbe offrire un incremento del 15% nel rapporto prestazioni per watt rispetto a Piledriver. Il merito va a tante innovazioni introdotte nel progetto, pensate per mettere sotto carico i core x86 più rapidamente e migliorare le prestazioni single-core (tallone d'Achille delle attuali soluzioni), il tutto salvaguardando l'efficienza.
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Per raggiungere questo obiettivo in casa AMD hanno incrementato la dimensione della cache L1 istruction (non sappiamo di quanto), migliorato il comparto che riguarda il prefetching delle istruzioni e offerto un dispatch più efficiente. Steamroller integra inoltre una soluzione di decodifica dedicata (4-wide instruction) per ogni pipeline integer, duplicando quindi i decoder all'interno di ogni modulo (e possono lavorare in parallelo).
Secondo AMD queste modifiche consentono di ridurre del 30% i cosiddetti "i-cache misses", aumentare del 25% dell'ampiezza massima del dispatching per thread e ridurre del 20% le branch misprediction. Il tutto consente di avere un incremento del 30% nelle operazioni gestite per ciclo di clock.
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Le prestazioni single-core di Steamroller sono state migliorate ampliando il bandwidth per l'esecuzione di calcoli interi, non solo grazie alle modifiche citate in precedenza, ma inserendo più registri e uno scheduling intelligente che permette di usare più efficacemente le risorse. Non sembrano esserci invece cambiamenti nelle unità integer.
AMD ha anche ridotto la latenza media di carico gestendo più rapidamente i "data cache misses" e accelerando lo "store-to-load forwarding". I cambiamenti all'architettura portano una maggiore efficienza dello scheduling dal 5 al 10 percento, insieme a grandi miglioramenti nello store handling.
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Con Steamroller l'azienda di Sunnyvale ha rivisto anche l'unità condivisa per i calcoli in virgola mobile (FPU). L'area occupata è minore, ma non ci sono cambiamenti nelle prestazioni. L'unità MMX ora condivide parte dell'hardware con le pipeline FMAC (fused multiply–add capability) a 128-bit.
Il nuovo progetto è stato dotato di una micro-op queue decodificata. Dato che le istruzioni x86 sono decodificate in micro-operazioni, le operazioni di indirizzamento e decodifica sono archiviate in questa coda. Quando si cerca un indirizzo che appare nella coda, il front end di Steamroller spegne l'hardware di decodifica e serve la richiesta di recupero del dato dalla micro-op queue.
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AMD ha ripensato l'interfacciamento tra cache L1 e L2, mentre non ci sono riduzioni rilevanti nelle latenze delle cache L2 e L3. La novità maggiore è il ridimensionamento dinamico della cache L2, che consente di lavorare in un modo adattativo in base al carico di lavoro. Il ribilanciamento della cache L2 permette all'architettura di razionalizzare l'uso delle unità, spegnendo alcune parti e adattandosi alle applicazioni. Il cambiamento apporterà efficienza ma non prestazioni.
Le future architetture AMD, a partire da Excavator nel 2014, avranno inoltre un livello maggiore di automatizzazione in fase di progettazione (alcune parti di Bulldozer sono state disegnate a mano) e grazie una "high-density cell library" si otterrà un'architettura intrinsecamente capace di abbattere dal 15 al 30% l'energia usata per operazione.
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Oltre alle architetture, AMD fa passi avanti anche nel rinnovamento dirigenziale. C'è un nuovo ingresso, ed è importante: si tratta di John Gustafson, che ricoprirà la posizione senior fellow e chief product architect nella divisione grafica. La sua esperienza, soprattutto sul calcolo parallelo, servirà ad AMD per fare ulteriori passi avanti nello sviluppo di architetture multi-purpose come Graphics Core Next.
Gustafson è un veterano dell'industria e proviene da Intel, dove ha gestito l'eXtreme Technologies Lab conducendo ricerche di altissimo profilo su diverse tecnologie. Prima di Intel il nuovo dirigente di AMD è stato amministratore delegato di Massively Parallel Technologies e CTO di ClearSpeed Technology. Nella sua carriera ha ricoperto ruoli importanti anche in Sun Microsystems, Ames Laboratory e Sandia National Laboratories. Bel colpo!