Schede Grafiche

Memoria

Pagina 9: Memoria


Memoria

L’altro principale cambiamento riguarda l’architettura della memoria. Se un massimo di 512 thread simultanei non sono abbastanza, l’hub di trasporto della memoria viene spostato all’esterno del core. Descritto come ?ring bus?, questa nuova super-autostrada permette di non arrivare ad una situazione di congestione dei dati.

Memory Mastery

Ecco come viene effettuato un accesso il lettura. Prima un client invia la richiesta alla memoria.

Memory Mastery

La richiesta viene ricevuta dal controller della memoria.

Memory Mastery

Il controller invia il comando al modulo interessato.

Memory Mastery

Infine, il dato letto viene spedito indietro e il ciclo è chiuso.

La chiave del successo di questo metodo è la coordinazione del pixel dispatch processor, del controller di memoria e tutte le altre parti collegate assieme. L’ultra-threading abbinato all’architettura ad anello è un grosso passo avanti per quanto riguarda l’accesso alla memoria.

Ci sono altri due vantaggi offerti da questa nuova architettura. Il primo riguarda il design del canale. nella seria X850, c’erano quattro canali a 64 bit. La X1000 utilizza otto canali a 32 bit. Questo cambiamento permette di trasferire più dati e di avere più controllo dei canali da parte del controller di memoria.

Il secondo è il design della cache. Le cache precedenti erano direttamente mappate. Questa soluzione offriva un accesso diretto ma un traffico elevato, che mandava in stallo gli accessi. ATi ora utilizza una cache associativa. In pratica, questa scelta permette di aumentare la frequenza e la quantità degli accessi, diminuendo nel contempo la richiesta di bandwidth.