Comunicazioni tra CPU a 56 Gbps per supercomputer migliori

Fujitsu Laboratories ha sviluppato un circuito ricevitore capace di toccare i 56 Gbps. Sarà utile per la comunicazione tra CPU all'interno di server e supercomputer.

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a cura di Manolo De Agostini

Fujitsu Laboratories ha sviluppato un circuito in grado di ricevere comunicazioni a 56 Gbps. È la velocità più alta mai raggiunta nello scambio di dati tra più CPU all'interno di un server. Il passaggio d'informazioni all'interno di sistemi complessi come possono essere i server e i supercomputer è uno dei nodi cruciali per raggiungere prestazioni sempre più elevate.

Aumentare le prestazioni delle CPU non basta in quanto c'è un ostacolo rappresentato dai circuiti che correggono le forme d'onda degradate dei segnali in ingresso. Così gli ingegneri nipponici hanno ideato una nuova architettura definita "look-ahead" che compensa per la degradazione della qualità nei segnali, parallelizza i calcoli e aumenta la frequenza operativa del circuito.

La comunicazione ad alta velocità tra CPU in un server e tra chassis - Clicca per ingrandire

"Questa tecnologia ha tutte le carte in regola per aumentare le prestazioni dei server e dei supercomputer di prossima generazione", ha dichiarato l'azienda che ha intenzione di usare questa tecnologia per le interfacce delle CPU e i moduli ottici, con l'obiettivo di arrivare a un'implementazione effettiva nell'anno fiscale 2016.

In un lungo comunicato stampa (molto tecnico) Fujitsu spiega nei dettagli i problemi esistenti e come il suo nuovo progetto li risolve. L'azienda scrive che "un modo efficace per velocizzare il circuito ricevitore è migliorare le prestazioni di calcolo del decision feedback equalizer (DFE) che compensa per la forma d'onda degradata del segnale in entrata".

Il decision feedback equalizer e il suo ruolo nell'accelerare le comunicazioni

Il DFE si occupa di correggere il segnale in ingresso basandosi sul valore del bit precedente e di enfatizzare cambiamenti nel segnale di input. Le architetture attuali scelgono tra due candidati corretti predefiniti. Se il valore del bit precedente era 0, il processo applica una correzione positiva del segnale in ingresso per enfatizzare il cambiamento da 0 a 1. Se il precedente bit era 1, si applica una correzione negativa al segnale in ingresso per enfatizzare il cambiamento da 1 a 0. Se è stata ricevuto un altro 0, la compensazione positiva aumenta il livello del segnale, ma non a un livello tale da creare problemi al circuito che stabilisce gli 0 e gli 1.

L'architettura di un DFE tradizionale e i problemi che incontra a 56 Gbps

Nei progetti tradizionali che operano a 56 Gbps ci sono 16 circuiti DFE. "Se ad esempio usiamo 4 circuiti DFE, questi operano a un quarto della frequenza effettiva. Quindi per le comunicazioni a 28 Gbps si parla di 142 picosecondi durante i quali possono essere applicati quattro bit di compensazione. A 56 Gpbs si hanno 71 picosecondi, durante i quali si possono applicare solo due bit di compensazione e questo porta a errori di timing".

La nuova architettura del DFE e i risultati

L'approccio look-head di Fujitsu va a risolvere proprio i problemi di timing e "può essere implementato come processo parallelo, precalcolando due candidati sulla base del risultato della selezione del bit precedente e simultaneamente decidendo il valore del bit precedente e il bit corrente dopo aver deciso il valore del bit due bit prima. Questo riduce i tempi dei calcoli, portando a un circuito ricevitore che può operare a 56 Gbps", conclude l'azienda.