Processo produttivo a 14nm: FinFET atto secondo
Potrebbe sembrare logico pensare che la designazione numerica di un processo produttivo si riferisca a una specifica dimensione. Ciò era vero per le precedenti generazioni dove la misura corrispondeva alla parte più piccola del transistor, solitamente il gate, ma questa relazione non esiste più nella nomenclatura moderna.
I processi attuali guadagnano un nome dopo una rappresentazione teorica pensata per indicare la scala fisica media sulla base dei processi precedenti. Ad esempio, se confrontiamo i 22 e i 14 nm troviamo che il "fin pitch" del transistor (lo spazio tra le alette) è stato ridotto da 60 nm a 42 nm, il transistor gate pitch (lo spazio tra il bordo di gate adiacenti) è passato da 90 nm a 70 nm, e l'interconnect pitch (lo spazio minimo tra layer interconnessi) si è contratto da 80 nm a 52 nm. Una cella di memoria SRAM che occupa 108 nm2 di area con il processo a 22 nanometri scala a 59 nm2 con il processo a 14 nanometri.
Queste dimensioni spaziano da un fattore di scaling di 0,70x – la dimensione del fin pitch del transistor – a 0,54x – lo scaling dell'area della cella di memoria SRAM. Se prendete il numero 22 e lo moltiplicate per 0,64x finite per avere 14, quindi è plausibile che Intel abbia assegnato una designazione numerica appropriata al processo a 14 nanometri. Il die di Broadwell-Y, infatti, occupa il 63% di area in meno di quello di Haswell-Y.
Il processo a 22 nanometri di Intel rappresenta la prima generazione FinFET – nota anche come Tri-Gate. Il nuovo processo a 14 nanometri incarna la seconda generazione con un fin pitch più sottile per migliorare la densità. Combinare tutto questo con alette più alte e sottili ottenete a una corrente di pilotaggio maggiore e a migliori prestazioni del transistor. Il numero di alette per transistor è stato ridotto da tre a due, e questo migliora anche la densità abbassando la capacitanza.
I concorrenti di Intel, in questi mesi, stanno passando dai design MOSFET a FinFET, ma l'azienda afferma di avere un vantaggio competitivo quando si tratta di scaling dell'area logica. In base alle informazioni pubblicate da TSMC e IBM, e usando la formula dello scaling (gate pitch x metal pitch), Intel ritiene che il processo produttivo a 16 nm di TSMC non porti un miglioramento nello scaling dell'area logica rispetto ai 20 nm e che la concorrenza dovrà inseguire da lontano per le prossime due generazioni.
Questa formula non rappresenta certamente l'unico punto di confronto, ma siamo curiosi di vedere come si comporterà il processo produttivo di TSMC quando sarà implementato il prossimo anno. Dobbiamo domandarci inoltre se le leggi della fisica non diventeranno una barriera insormontabile sotto i 10 nanometri; la concorrenza avrà un po' di tempo per arrivare al livello di Intel. Detto questo, la Legge di Moore sembra ancora valida.
Prima di addentrarci in particolari tecnici, parliamo brevemente di rese. Nessuna azienda di semiconduttori è completamente trasparente su questo argomento, ma Intel ha condiviso alcune informazioni. In termini generali Intel ci ha detto che il processo produttivo a 22 nanometri produce rese più elevate rispetto alle generazioni precedenti, e che la rese del SoC Broadwell a 14 nanometri sono in un range adeguato e hanno imboccato la strada giusta. I primi prodotti sono in test e in produzione di massa con disponibilità entro la fine del 2014.
Il punto è che dispersione, uso di energia e costo per transistor è stato ridotto, mentre prestazioni e prestazioni per watt sono state aumentate ridotto al processo precedente. È un cambiamento benvenuto, specialmente se permette nuovi modelli d'uso. Ed è qui che entra in gioco Broadwell-Y, il chip mobile di prossima generazione di cui Intel ha condiviso diversi dettagli. Ne parleremo nelle prossime pagine, ma considerate che i miglioramenti generali dell'architettura saranno comuni a tutti i processori Broadwell.