Schede Grafiche

Intel, Raja Koduri presenta le GPU per il “calcolo su scala petaflop”

Nel corso degli ultimi mesi, Raja Koduri di Intel ha lentamente rivelato parti della prossima architettura e lineup Xe Graphics. La famiglia Xe comprenderà qualsiasi cosa, dalle soluzioni grafiche integrate a basso consumo e di livello base con il marchio Xe LP Graphics, fino alle soluzioni multi-chip per data center con die stacking.

Per quanto riguarda proprio queste ultime, come vi abbiamo riferito la scorsa settimana, Intel Xe HP Graphics sarà disponibile in tre varianti. Il modello base, che è stato mostrato più volte, è costituito da un tile singolo con 512 EU (Execution Units) e molto probabilmente due stack HMB2e. Intel non ha confermato le specifiche esatte, ma ha mostrato lo scaling delle prestazioni per un carico di lavoro computazionale delle varianti a 1 tile, 2 tile e 4 tile:

Lo scaling dovuto all’impiego di tile aggiuntive potrebbe sembrare quasi fin troppo perfetto, ma è importante far notare che questo non è un carico di lavoro grafico svolto in tempo reale. Dividere il lavoro tra GPU con tecnologie come SLI e CrossFire è molto più difficile da realizzare e lo scaling con GPU aggiuntive di solito offre ai giocatori solo il 50-80% di prestazioni in più nella migliore delle ipotesi. Per i carichi di lavoro computazionali, tuttavia, le attività sono spesso indipendenti e possono quindi raggiungere uno scaling perfetto.

Per evitare che qualcuno dubiti che la GPU a 4 tile non esista effettivamente e si tratti solo una trovata pubblicitaria, Raja ha mostrato direttamente il package più grande durante la sua presentazione a Hot Chips.  Tuttavia, non sappiamo se l’Xe HP a 4 tile verrà mai messo in produzione o se si tratta semplicemente di un prodotto di prova mentre Intel prepara Xe HPC, alias Ponte Vecchio.

Xe HP utilizza EMIB solo per lo scaling in configurazioni multi-tile. Xe HPC includerà anche una tile Rambo Cache, stacking Foveros e Co-EMIB con ulteriori miglioramenti. Ponte Vecchio è previsto per l’uso nel prossimo super computer Aurora e avrebbe dovuto essere prodotto sul nodo di produzione Intel a 7nm, ora posticipato.

Nel frattempo, Intel ha ora i chip HP Xe a 1, 2 e 4 tile nei suoi laboratori. Come ci si aspetterebbe, il collegamento EMIB significa che i package per gli ultimi due sono fondamentalmente 2x e 4x le dimensioni del design di base, quindi le GPU richiederanno tre socket separati.

L’implementazione a 4 tile di Xe HP mostrata da Raja è in grado di supportare circa 42 TFLOPS di elaborazione FP32. Tuttavia, questa non sarà effettivamente la capacità massima. Raja ha anche detto che il chip a 4 tile è in grado di raggiungere un “calcolo su scala petaflop” o maggiore di 1000 TFLOPS. Questo grazie alla presenza di tensor core, anche se non conosciamo la configurazione esatta.

Infatti, così come l’architettura A100 di Nvidia e TPUv4 di Google, anche Xe HP supporta i tensor core. Presumiamo che siano in grado di eseguire 128 operazioni per ciclo, con un tensore core per UE. Con 2048 UE, questo ci fornisce:

2048 × 128 × 2 (FMA) = 524.288

Al momento non conosciamo la velocità di clock, il che suggerisce una frequenza di base di 2GHz per un petaflop o potenzialmente una diversa disposizione dei tensor core che potrebbe effettuare più di 128 operazioni per clock. In ogni caso, questa architettuta dovrebbe rendere molto più facile per i super computer raggiungere il livello di elaborazione exascale.

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