Anche se le specifiche della JEDEC per le DDR5 non sono state ancora completate, Cadence e Micron hanno già iniziato lo sviluppo di chip DDR5 a 16 gigabit, in vista di una produzione che dovrebbe partire verso la fine del 2019.

La JEDEC dovrebbe finalizzare le specifiche del nuovo standard entro l’anno, ma data l’impazienza di Cadence e Micron, sembra proprio che ormai tutti i tasselli siano già al proprio posto. Cadence si è occupata dello sviluppo dell’interfaccia, mentre Micron ha messo a punto i primi prototipi in silicio. Le due aziende hanno testato uno di questi prototipi, con velocità di 4400 MT/s, a maggio.

Secondo Ryan Baxter di Micron la produzione di chip DDR5 a 16 gigibit prenderà il via nel tardo 2019 con un processo produttivo sotto i 18 nanometri, in vista dell’arrivo dei primi sistemi con memoria DDR5 nel 2020.

Non è ancora chiaro quando Intel supporterà le DDR5 nei propri processori, mentre su AMD possiamo farci un’idea più precisa: non solo l’azienda ha intenzione di supportare il socket AM4 fino al 2020, implicando un cambiamento concomitante proprio con le DDR5, ma secondo indiscrezioni starebbe già lavorando all’implementazione della memoria in una delle future evoluzioni dell’architettura Zen.

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L’obiettivo primario delle DDR5 sembra quello di aumentare il bandwidth, specialmente in ambienti professionali e datacenter. Rispetto alle DDR4-3200, le DDR5-3200 garantiranno un incremento del bandwidth di 1,36 volte.

I primi chip DDR5 dovrebbero tuttavia offrire una velocità di 4800 MT/s, portando l’incremento a 1,87 volte rispetto alle DDR4-3200. Il nuovo standard di memoria ha un limite ufficiale di 6400 MT/s, ma come sempre vedremo diverse aziende spingersi oltre.

Tra le altre caratteristiche delle DDR5 ci si attendono una tensione di 1,1 volt, l’uso di due canali indipendenti a 32/40 bit per modulo (senza / con ECC), una migliorata efficienza del command bus, migliori schemi di refresh e molto altro ancora. Ovviamente maggiori dettagli emergeranno alla finalizzazione della specifica da parte della JEDEC.