Sandy Bridge, seconda generazione dei processori Core

IDF 2010 - Approfondimento sull'architettura Sandy Bridge dei futuri processori Core di Intel.

Avatar di Roberto Buonanno

a cura di Roberto Buonanno

CEO

Introduzione

È settembre e a San Francisco è tempo di un altro Intel Developer Forum. La novità più importante della manifestazione di quest'anno è la nuova architettura Sandy Bridge, l'ultimo "tick" nella strategia di sviluppo "tick - tock" seguita da Intel. Con "tick" Intel si riferisce alla creazione di una nuova microarchitettura basata su un processo produttivo esistente. Con "tock", vengono invece realizzate nuove versioni dei prodotti esistenti ma con un nuovo - e persino più piccolo - processo di produzione.

Clicca per ingrandire

Sandy Bridge

Le nuove microarchitetture di casa Intel sono sempre accolte con un misto di eccitazione e trepidazione, fin da quando sulla scena arrivò Netburst. La generazione di CPU Pentium 4 è stata un successo dal punto di vista del fatturato, ma non da quello delle prestazioni. Ha avuto il merito di segnare una linea di confine, per consumi e temperature, oltre la quale è sconsigliato andare. L'architettura Conroe ha riportato la reputazione di Intel ai fasti di un tempo e quella Nehalem ha persino migliorato la situazione. Riuscirà il terzo grande passo avanti dai tempi di Netburst a spingersi oltre?

Wafer di chip Sandy Bridge - clicca per ingrandire

Quando l'architettura Sandy Bridge si unirà al mix generale di prodotti, consoliderà la linea a 32 nanometri già esistente. L'attuale lineup desktop di Intel consiste in Lynnfield (45 nm quad-core) e Clarkdale (32 nm dual-core.) Le CPU mobile sono Clarksfield (45 nm quad-core) e Arrandale (32 nm dual-core.)

Clicca per ingrandire

Sandy Bridge sarà disponibile sia in versione dual-core che quad-core sia per desktop che per PC mobile. L'unità grafica (HD Graphics) sarà integrata completamente nel die della CPU e non solo nel package come gli attuali Arrandale/Clarkdale.

Come con Nehalem e Westmere, Sandy Bridge ha diviso la cache L1 con cache data e instruction separate e 256 KB di cache L2 dedicata per core.