Samsung mette nel mirino i 3 nanometri. L’azienda ha annunciato nel corso del Foundry Forum che la prima versione alpha del Product Design Kit (PDK) a 3 nanometri è pronta per i clienti, che così possono iniziare a progettare i chip del futuro grazie a regole di design e ottimizzazioni per ottenere la migliore efficienza.
Con il nuovo processo produttivo Samsung intende passare al design Gate All Around FET (GAAFET), che andrà a rimpiazzare quello FinFET (Fin Field-effect), superandone i limiti di scaling fisici e prestazionali. Più in particolare l'azienda adotterà una struttura MBCFET, Multi Bridge Channel FET, definita come un'interpretazione proprietaria della tecnologia Gate All Around FET.
MBCFET è in sviluppo dal 2002 e i 3 nanometri (3GAE) rappresenteranno un vero snodo tecnologico, come lo è stato il passaggio dai transistor planari (2D) a quelli FinFET (3D).
I FinFET hanno permesso di ottenere prestazioni e uno scaling della tensione migliori con l'avanzare della miniaturizzazione, minimizzando i limiti dei transistor. I FinFET funzionano aumentando l’area di contatto tra il canale del transistor e il gate attraverso lo scaling in una direzione verticale, favorendo tempi di commutazione più rapidi e una densità di corrente maggiore rispetto a un progetto planare.
Come tutte le tecnologie però, anche i transistor FinFET raggiungeranno il punto in cui non potranno più scalare. Per farlo l’area di contatto tra canale e gate dovrà essere aumentata, e la risposta di Samsung in tal senso si chiama design Gate All Around (GAA).
GAA interviene sulle dimensioni del transistor per assicurare che il gate sia anche sotto il canale, non solo sopra e ai lati. Questo permette al design GAA di impilare i transistor verticalmente anziché lateralmente. I FET basati su GAA (GAAFET appunto) possono aver diversi form factor.
Gran parte delle ricercate puntano su GAAFET basati su nanofili, con un canale di ampiezza molto ridotta. Questi tipi di GAAFET sono utili nei design a basso consumo, ma sono difficili da produrre. L’altra implementazione è rendere il canale come un foglio orizzontale, incrementandone il volume e ottenendo così vantaggi in termini di prestazioni e scaling.
Questo design è quello che Samsung chiama Multi-Bridge Channel FET, o MBCFET. Il progetto è estremamente personalizzabile, ossia l’ampiezza del nanofoglio (nanosheet) va a influire direttamente su consumi e prestazioni: maggiore è l’ampiezza, maggiori sono le prestazioni.
Samsung ha incluso quattro ampiezze diverse nel PDK, dando flessibilità in fase di progettazione ai propri clienti. L’azienda ha affermato che i clienti potranno fare il porting di progetti a 4 nanometri (4LPP) verso i 3 nanometri in quanto le regole di design sono le medesime.
Con il processo 3GAE, Samsung afferma che ridurrà la tensione operativa dai 0,75 volt dei 10 nanometri a 0,70 volt. Rispetto ai 7 nanometri, i 3 nanometri offriranno il 35% di prestazioni in più, consumi inferiori del 50% e un’area del die minore del 45%.
Il processo 3GAE vedrà i primi tapeout dei clienti nel 2020, con la risk production che partirà nel tardo 2020 e la produzione in volumi nel tardo 2021. La seconda generazione 3GAP si focalizzerà sulle prestazioni ed entrerà in fase di risk production nel 2021, con la produzione in volumi un anno più tardi. “Per quanto ne so, siamo l’unica azienda che ha un piano per mettere in produzione gate-all-around”, ha dichiarato Yongjoo Jeon, principal engineer di Samsung Foundry.
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