La miniaturizzazione delle memorie flash incontra limiti fisici sempre più stringenti e il consumo energetico dei data center diventa insostenibile, una nuova architettura basata su transistor ferroelettrici promette di rivoluzionare il settore dello storage digitale. Un team di ricercatori del Samsung Advanced Institute of Technology (SAIT) ha pubblicato su Nature una dimostrazione sperimentale di dispositivi di memoria NAND tridimensionali che combinano materiali ferroelettrici a base di ossido di afnio con canali semiconduttori in ossido di indio-gallio-zinco (IGZO), raggiungendo prestazioni che superano significativamente le tecnologie convenzionali. La ricerca, guidata da Sijung Yoo e coordinata da Duk-Hyun Choe, si inserisce in un momento critico per l'industria dei semiconduttori: secondo il piano decennale della Semiconductor Research Corporation, la domanda di storage aumenta esponenzialmente mentre le tecnologie attuali si avvicinano ai loro limiti teorici.
L'innovazione fondamentale risiede nell'architettura del dispositivo, che integra uno strato ferroelettrico di HfO₂ dopato con zirconio (HZO) tra due strati isolanti asimmetrici: un gate interlayer di SiO₂ ad alta resistenza dielettrica (5 nanometri) e un channel interlayer di Ta₂O₅ (3 nanometri) che separa il ferroelettrico dal canale IGZO. Questa configurazione, apparentemente semplice, risolve uno dei problemi più ostinati delle memorie ferroelettriche: il compromesso tra ampia finestra di memoria e affidabilità operativa. I ricercatori hanno dimostrato sperimentalmente una finestra di memoria di 12,2 volt, un valore record che consente di implementare operazioni quad-level cell (QLC), memorizzando 4 bit per cella con 16 livelli distinti di soglia di tensione.
La chiave del successo sta nella comprensione approfondita dei meccanismi fisici che governano il comportamento del dispositivo durante le operazioni di programmazione e cancellazione. Attraverso simulazioni numeriche avanzate e misure elettriche dettagliate, il team ha dimostrato che l'asimmetria tra programmazione e cancellazione – tradizionalmente considerata un limite – può essere sfruttata strategicamente. Durante la programmazione, l'inversione della polarizzazione ferroelettrica e l'iniezione di cariche attraverso il gate interlayer agiscono sinergicamente, producendo ampi spostamenti della tensione di soglia. Al contrario, durante la cancellazione, il canale IGZO entra in uno stato di svuotamento che limita la caduta di tensione attraverso lo stack dielettrico, impedendo l'iniezione di cariche indesiderate e garantendo stabilità operativa.
Le prestazioni sperimentali documentate nello studio includono caratteristiche di endurance superiori a 100.000 cicli di scrittura/cancellazione mantenendo una finestra di memoria adeguata per operazioni QLC, sia a temperatura ambiente che a 85 °C. La ritenzione dei dati, misurata su un periodo di 10 anni a 85 °C secondo proiezioni basate su modelli accelerati, conferma la stabilità delle informazioni memorizzate. Particolare rilevanza hanno le misure di disturbo durante operazioni di lettura: il dispositivo tollera oltre 10⁷ operazioni di lettura consecutive senza degradazione significativa degli stati logici, un requisito critico per applicazioni in solid-state drive (SSD) enterprise dove l'intensità delle operazioni di lettura è elevatissima.
L'analisi strutturale mediante microscopia elettronica a trasmissione ad alta risoluzione e diffrazione a raggi X ha rivelato che lo strato HZO cristallizza prevalentemente nelle fasi ortorombica e tetragonale, responsabili delle proprietà ferroelettriche, mentre la fase monoclina non ferroelettrica rimane minoritaria. La deposizione del channel interlayer di Ta₂O₅ non influenza negativamente la cristallinità del ferroelettrico, come dimostrato attraverso campioni dedicati preparati appositamente per l'analisi XRD. La spettroscopia di massa a ioni secondari (SIMS) ha confermato che questo strato agisce come barriera efficace contro la diffusione di ossigeno verso il canale IGZO, preservando le proprietà elettroniche del semiconduttore.
Dal punto di vista applicativo, i ricercatori hanno dimostrato la scalabilità del concetto realizzando dispositivi tridimensionali con geometria verticale, analoghi alle architetture V-NAND commerciali. Questi prototipi 3D hanno confermato le prestazioni osservate nei dispositivi planari, validando la compatibilità dell'approccio con i processi produttivi industriali. Le simulazioni TCAD hanno inoltre chiarito che lo spessore ottimale del gate interlayer rappresenta un compromesso tra l'ampiezza della finestra di memoria (favorita da spessori maggiori che riducono la capacitanza) e la tensione operativa richiesta (che aumenta proporzionalmente allo spessore dielettrico).
Un aspetto metodologicamente rilevante è l'utilizzo della tecnica di programmazione incremental step pulse programming (ISPP), mutuata dalle memorie NAND convenzionali, che consente il controllo preciso della tensione di soglia attraverso impulsi di ampiezza crescente. I ricercatori hanno caratterizzato 100 dispositivi identici operati con questa tecnica, documentando una distribuzione statistica degli stati logici compatibile con i requisiti di memorie multi-livello ad alta densità. La variabilità dispositivo-per-dispositivo, pur presente, rimane entro margini accettabili per applicazioni commerciali, suggerendo una buona uniformità del processo produttivo sviluppato nei laboratori SAIT.
Le implicazioni energetiche della tecnologia sono significative. Le memorie NAND convenzionali basate su intrappolamento di carica richiedono tensioni elevate (tipicamente 15-20 volt) generate da circuiti charge pump integrati che consumano potenza considerevole. I dispositivi ferroelettrici dimostrati operano efficacemente a tensioni inferiori mantenendo ampie finestre di memoria, potenzialmente riducendo il consumo energetico complessivo dei sistemi di storage. Secondo le proiezioni della International Roadmap for Devices and Systems, questa riduzione è cruciale per affrontare la crescita esponenziale del consumo energetico dei data center, stimato raggiungere livelli insostenibili entro il prossimo decennio senza innovazioni radicali.
Lo studio include un confronto sistematico con dispositivi ferroelettrici basati su canali di silicio, evidenziando vantaggi specifici dell'architettura con IGZO. I transistor con canale in silicio mostrano problematiche di disturbo durante operazioni ripetute di lettura negativa, limitazione assente nei dispositivi IGZO grazie alle diverse caratteristiche di banda del semiconduttore ossido. Questa differenza fondamentale deriva dalla struttura elettronica dell'IGZO, dove gli stati di conduzione sono dominati da orbitali s degli ioni metallici, producendo mobilità elettronica elevata e stabilità superiore rispetto al silicio in configurazioni analoghe.
Le prospettive future della ricerca includono l'ottimizzazione ulteriore degli stack dielettrici, l'integrazione di materiali ferroelettrici laminati per incrementare ulteriormente la finestra di memoria, e la scalabilità verso architetture oltre le 300 strati verticali, target ambizioso ma necessario per competere con le roadmap industriali. Rimangono questioni aperte riguardo la degradazione a lungo termine dei materiali ferroelettrici sotto stress elettrico intenso e l'integrazione con circuiteria di controllo CMOS ad alte prestazioni. La transizione dalla dimostrazione di laboratorio alla produzione di massa richiederà validazione estensiva su wafer da 300 millimetri e sviluppo di processi compatibili con le linee produttive esistenti, sfide ingegneristiche considerevoli ma non insormontabili dato il know-how accumulato nell'industria dei semiconduttori.