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TSMC mette altri 4 miliardi sui chip a 7 e 5 nanometri. I 3 nanometri procedono bene

TSMC, l’azienda taiwanese che si occupa di produrre chip per molteplici realtà come AMD, Nvidia, Huawei e Apple, ha annunciato l’intenzione di investire ulteriori 4 miliardi di dollari in macchinari per ampliare la produzione di chip a 7 e 5 nanometri. Di questi 1,5 miliardi andranno ai 7 nanometri, mentre 2,5 miliardi ai 5 nanometri. TSMC porterà quindi il “capex” nel 2019 da 11 a 14/15 miliardi di dollari.

L’azienda ha chiuso il terzo trimestre con un fatturato di circa 9,4 miliardi di dollari, un +10,7% rispetto allo stesso periodo dello scorso anno e un +21,3% sul secondo trimestre. Il margine lordo si è assestato al 47,6%, quello operativo al 36,8% e il margine di profitto netto ha toccato il 34,5%.

Nel terzo trimestre le consegne di chip a 7 nanometri hanno pesato per il 27% sul fatturato totale legato ai wafer prodotti, mentre i 10 nanometri hanno contribuito con il 2%. I 16 nanometri hanno pesato per il 22%.

“Il business nel terzo trimestre ha beneficiato del lancio di nuovi prodotti basati sui 7 nanometri sia nel mercato di fascia alta degli smartphone che in quello HPC”, ha commentato Wendell Huang, VP e Chief Financial Officer di TSMC. “Ci aspettiamo che la forte domanda di chip a 7 nanometri continui, guidata dagli smartphone di fascia alta, le prime installazioni 5G e il mondo HPC”.

Per il quarto trimestre TSMC si aspetta un fatturato tra 10,2 e 10,3 miliardi di dollari. Attualmente la realizzazione di chip a 5 nanometri è nella fase di risk production. Il nuovo processo produttivo dovrebbe offrire un miglioramento dell’80% della densità logica e un +20% per quanto riguarda l’aumento delle prestazioni sui 7 nanometri.

I 7 nanometri di seconda generazione (7nm EUV o 7nm+) sono nella fase di produzione in volumi e dovrebbero migliorare la densità del 15/20% e ridurre i consumi rispetto alla prima generazione dei 7 nanometri.

Ricordiamo che TSMC sta lavorando anche sul processo a 6 nanometri, le cui regole di progettazione sono identiche ai 7 nm+, con un ulteriore incremento della densità del 18%. Non ci sono informazioni su altri progressi, ma questo processo dovrebbe applicare un layer EUV in più rispetto ai 7 nm+. La fase di risk production partirà nel primo trimestre 2020, mentre la produzione in volumi inizierà prima di fine anno.

TSMC ha deciso di fare più investimenti in macchinari, specie quelli per produrre a 5 nanometri, in quanto si aspetta una forte adozione dai partner. “Sei mesi fa credo di aver detto che saremmo stati attenti e un po’ conservativi nel costruire la nostra capacità produttiva a 5 nanometri. Ora abbiamo cambiato idea, saremo più aggressivi in quanto il processo interesserà tutte le applicazioni come smartphone, HPC e ora persino IoT e automotive”, ha dichiarato C.C. Wei, CEO di TSMC.

Per quanto riguarda il processo produttivo a 3 nanometri (N3), TSMC fa sapere che sta “lavorando con i clienti e il progresso nello sviluppo della tecnologia sta andando bene. Il nostro processo N3 sarà diverso dai 5 nanometri con un miglioramento del PPA (power, performance e area, ossia consumo, prestazioni e area) simile a quello tra N7 e N5. Ci aspettiamo che la nostra tecnologia a 3 nanometri sarà la più avanzata sia per PPA che transistor quando sarà introdotta”.