Analizzando la tecnologia di packaging Intel EMIB, acronimo di Embedded Multi-Die Interconnect Bridge, ci siamo trovati a parlare del concetto di chiplet, "ovvero piccoli blocchi base personalizzabili e riusabili che possono diventare processori, ricetrasmettitori, memoria o altri tipi di componenti. Intel può mischiare e accoppiare chiplet, in modo simile ai mattoncini Lego, e connetterli all'FPGA […]

Analizzando la tecnologia di packaging Intel EMIB, acronimo di Embedded Multi-Die Interconnect Bridge, ci siamo trovati a parlare del concetto di chiplet, "ovvero piccoli blocchi base personalizzabili e riusabili che possono diventare processori, ricetrasmettitori, memoria o altri tipi di componenti. Intel può mischiare e accoppiare chiplet, in modo simile ai mattoncini Lego, e connetterli all'FPGA per creare progetti personalizzati destinati a differenti applicazioni".

Intel non è però l'unica che sta lavorando su questa idea, anche AMD è impegnata su questo fronte e ha parlato di quanto sta sviluppando a IEEE Spectrum, dopo averlo fatto all'International Symposium on Computer Architecture di inizio mese.

L'idea di AMD e Intel è che le singole CPU, memorie e altri elementi chiave del sistema potranno essere tutte montate su una "fetta" piuttosto grande di silicio, chiamata interposer attivo, densa di interconnessioni e circuiti di collegamento.

"In un certo senso se ciò dovesse avverarsi è in qualche modo simile alla storia dell'integrazione – la Legge di Moore e tutto il resto – che abbiamo scritto per decenni", ha spiegato Gabriel Loh, Fellow Design Engineer di AMD. "Consente all'industria di adottare una varietà di componenti di sistema e integrarli in modo più compatto ed efficiente".

C'è però almeno un problema: anche se il sistema di collegamento integrato in ogni chiplet può funzionare perfettamente, quando sono tutti collegati insieme sulla rete nell'interposer può crearsi una situazione dove la rete prova a indirizzare i dati in modo tale che si verifica un ingorgo che finisce per avere la meglio.

"Si può quindi creare uno stallo dove avete un circolo o un ciclo di messaggi differenti che provano tutti a competere per lo stesso tipo di risorse facendo sì che ognuno debba aspettare tutti gli altri", ha spiegato Loh.

"Ognuno di questi singoli chiplet potrebbe essere progettato in modo tale che non abbiano mai uno stallo. Quando però li mettete insieme si creano nuovi percorsi e indirizzamenti che nessuno aveva pianificato in anticipo".

Provare a evitare questi nuovi stalli progettando tutti i chiplet pensando a una determinata rete di interposer vanificherebbe i vantaggi della tecnica. In questo modo infatti i chiplet non potrebbero essere progettati e ottimizzati facilmente da team diversi e facilmente mischiati e abbinati per formare rapidamente nuovi sistemi. All'International Symposium on Computer Architecture all'inizio di questo mese gli ingegneri di AMD hanno presentato una potenziale soluzione a questo problema.

AMD ha scoperto che gli stalli sugli interposer attivi scompaiono praticamente del tutto se si seguono alcune semplici regole quando si progettano reti on-chip. Queste regole governano diversi aspetti: dove i dati possono entrare e lasciare il chip e anche in quali direzioni possono andare quando entrano per la prima volta nel chip.

Sapendo ciò, team di ingegneri diversi possono progettare chiplet senza doversi preoccupare di come funzionano le reti su altri chiplet o anche di come funziona la rete sull'interposer attivo.

Al momento AMD usa interposer passivi (il silicio contiene interconnessioni ma nessuna rete di circuiti) per alcuni suoi progetti, come le GPU RX Vega. Potrebbe volerci un po' di tempo prima dell'arrivo degli interposer attivi, ma quando ciò accadrà potrebbe verificarsi un grande cambiamento nel modo in cui i sistemi sono progettati e cosa possono fare.

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