Clearwater Forest: Intel porta 18A anche su Xeon

Non solo Panther Lake: l'Intel Tech Tour in Arizona ha svelato novità importanti anche per il mondo server e data center, con il debutto di Clearwater Forest. La nuova gamma è il punto d’arrivo della traiettoria iniziata da Intel con la disaggregazione di Xeon 6, ma ne cambia la scala grazie a tre elementi chiave: il salto di processo a 18A, l’adozione della costruzione 3D con Foveros Direct per la parte di calcolo e una nuova generazione di E-core, basata su architettura Darkmont e progettata specificamente per densità, prevedibilità ed efficienza su carichi scale-out.

Il risultato? Un singolo socket porta fino a 288 core, 12 canali DDR5 a 8.0 GT/s e 576 MB di cache L3, mantenendo la compatibilità di piattaforma con i sistemi Xeon 6900P a uno o due socket. È una combinazione che sposta in avanti il rapporto tra prestazioni erogabili per rack, consumo e ingombro, con ricadute dirette sul TCO dei data center moderni.

Nodo 18A e architettura a tile, i pilastri dell'innovazione

Il cuore dell’avanzamento è il nodo 18A. L’uso congiunto di RibbonFET e PowerVia agisce su due piani complementari: migliore controllo elettrostatico e Vmin più basso a livello di transistor, alimentazione dal retro con rete metallica dedicata che riduce le perdite e libera la parte front-side per il segnale. In pratica si ottiene una maggiore densità delle celle standard, minore congestione di routing e un incremento di efficienza a isopotenza, fattori particolarmente rilevanti quando si impilano molti core e si punta alla prevedibilità della latenza interna anche ad alta occupazione. È la base fisica che consente a Clearwater Forest di aumentare il numero di core senza sacrificare la qualità del comportamento sotto carico.

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Sopra a questo salto di processo c’è la scelta architetturale: Intel riutilizza i due tile I/O di Granite Rapids, maturi e già abilitati a PCIe 5.0, CXL 2.0 e UPI 2.0, e impila dodici compute tile a 18A sopra tre base tile attivi. La connessione verticale avviene con Foveros Direct, un bonding rame-su-rame ad alta densità e bassa energia per bit, mentre la coerenza orizzontale tra i die nel package è mediata da EMIB. Il riuso degli I/O tile riduce il rischio di piattaforma e preserva la compatibilità software, concentrando l’innovazione dove produce il dividendo maggiore, cioè sul compute e sull’infrastruttura di memoria e cache.

Da notare che i processori Intel Xeon 6+ Clearwater Forest sono prodotti esclusivamente con processi Intel: oltre alle compute tile per cui viene usato il più recente 18A, le base tile attive sono prodotte con nodo Intel 3 e le due I/O tile sono prodotte con Intel 7.

La scomposizione del SoC è funzionale al profilo dei carichi di destinazione. Ogni base tile integra quattro canali DDR5, fabric e una fetta di LLC da 192 MB; con tre base tile si arriva a dodici canali di memoria e a un totale di 576 MB di cache condivisa. Ogni compute tile contiene sei moduli, e ciascun modulo riunisce quattro E-core Darkmont e 4 MB di L2 condivisa: dodici tile portano il totale per socket a 288 core, con una gerarchia di memoria ampia e vicina al calcolo. Sui due tile I/O restano disponibili gli acceleratori di piattaforma (QuickAssist, Dynamic Load Balancer, Data Streaming Accelerator e In-Memory Analytics Accelerator) oltre alle linee PCIe 5.0 e ai link UPI. È un bilanciamento tra ampiezza di calcolo, banda memoria e capacità di offload che evita colli di bottiglia tipici dei carichi composti da microservizi, rete e analytics leggeri.

I benefici dell'architettura Darkmont

Il nuovo E-core è un altro tassello determinante. Darkmont amplia il front-end con tre decoder out-of-order a 3-way e una branch prediction più profonda e accurata, portando il throughput d’istruzioni a +50% rispetto alla generazione precedente. La finestra out-of-order sale a 416 entry, l’allocazione diventa 8-wide con retire 16-wide e le porte di esecuzione arrivano a ventisei, con otto ALU integer e una sezione vettoriale capace di sostenere il doppio del lavoro su 128 bit. Il sottosistema di memoria abbina prefetcher più aggressivi a buffering profondo, con fino a 128 miss L2 in volo, mentre a livello di affidabilità compaiono ECC sulla L1D, meccanismi di data poisoning e machine check recuperabili, oltre alla possibilità di lockstep tra core. Nel confronto diretto con Crestmont, Intel indica un guadagno fino al 17% di IPC per core e un miglioramento di efficienza fino al 23% lungo la load-line, segnali della ricerca di prestazioni “stabili” quando il sistema è saturo.

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Dal punto di vista di piattaforma, Clearwater Forest eredita e amplia le capacità d’I/O: fino a 96 linee PCIe 5.0 per socket, sei link UPI 2.0 e supporto a CXL 2.0, con la memoria che passa a dodici canali DDR5 operanti fino a 8000 MT/s. La combinazione di più banda verso DRAM e un’LLC più estesa riduce la probabilità che rumore inter-tenant e working set ampi degradino la coda di latenza, ed è qui che la disaggregazione aiuta: i base tile che ospitano cache e controller memoria restano “vicini” al calcolo grazie ai collegamenti 3D a bassa energia, così da contenere il costo dei miss e sostenere la densità di istanze per socket.

La sicurezza e la gestione energetica vengono affrontate con lo stesso approccio “di piattaforma”. SGX e TDX compongono un portafoglio di confidential computing che abilita scenari multi-tenant con confini di fiducia più stretti, mentre Application Energy Telemetry e Turbo Rate Limiter forniscono telemetria e controlli fini per rispettare cappi di potenza a livello di rack senza penalizzare il throughput percepito. Insieme agli acceleratori on-package, queste leve permettono di spostare porzioni significative del lavoro – compressione, crypto, bilanciamento del traffico, spostamento dati, analytics in-memory – dal general-purpose al percorso dedicato, liberando core e migliorando la prevedibilità dei tempi di risposta.

Il doppio dei core per il triplo dell'efficienza

Il confronto con Xeon 6 a E-core, la generazione Sierra Forest, chiarisce la portata dell’aggiornamento. Il passaggio da 144 a 288 core per socket coincide con l’aumento dei canali memoria da otto a dodici, della frequenza DDR5 fino a 8.0 GT/s e dell’LLC da 108 a 576 MB; i link UPI salgono da quattro a sei e l’IPC per core guadagna fino al 17% grazie a Darkmont. Il TDP di piattaforma si colloca tra 300 e 500 W, un valore coerente con la densità raggiunta e con l’obiettivo di massimizzare il consolidamento in ambienti a potenza limitata per rack. In senso pratico, significa che il collo di bottiglia si sposta sempre meno sul numero di core e sempre più sulla capacità di alimentare e raffreddare in modo efficiente chassis a elevata popolazione di vCPU, tema per cui la telemetria AET e le politiche di orchestrazione diventano parte integrante del tuning.

Aggiornando infrastrutture basate su Xeon di seconda generazione con server Clearwater Forest, Intel stima consolidamenti fino a 8:1 a parità di servizio, con una riduzione di potenza di 750 kW e di spazio del 71% in esempi di riferimento, accompagnati da un rapporto prestazioni-per-watt superiore di 3,5 volte e da un incremento di 2,3 volte delle vCPU per rack. Anche prescindendo dall’esattezza dei numeri in applicazioni reali, la direzione è chiara: più densità, meno nodi fisici per unità di lavoro, meno energia e CAPEX/OPEX distribuiti su un numero inferiore di socket, con effetti collaterali positivi sulle licenze legate a core o a host.

Per i data center del futuro

Nel cloud scale-out e nei microservizi, la combinazione di core numerosi, LLC ampia e memoria più veloce migliora l’isolamento tra tenant e abbassa la coda di latenza, consentendo di aumentare la densità per rack senza superare i limiti di alimentazione dei data center. Nelle pipeline di rete, sicurezza e content delivery, gli acceleratori di piattaforma riducono jitter e overhead, mentre PCIe 5.0 e CXL 2.0 offrono margine per NIC e dispositivi esterni. Nel 5G core e nell’edge telco, la disponibilità di molte vCPU per nodo, unita a footprint e potenze più contenuti per unità di capacità, si traduce in siti più compatti e semplici da gestire, in continuità con adozioni già avviate su Xeon 6 E-core. Nel database e nell’analytics in-memory, IAA e la maggiore banda alla DRAM concorrono a sostenere scansioni e compressioni con minore interferenza tra workload. In tutti i casi, l’elemento che accomuna gli scenari è la prevedibilità: più risorse “vicine” al calcolo, percorsi di offload maturi e strumenti di governo energetico a livello di piattaforma.

Dal punto di vista dell’integrazione, la scelta di mantenere la compatibilità di socket e riusare gli I/O tile semplifica l’aggiornamento degli OEM e riduce le incertezze di enablement software e firmware. Il nodo 18A e la costruzione 3D restano le novità di maggior impatto e, proprio per questo, spostano il baricentro dell’ottimizzazione dalle sole specifiche del core alla progettazione del sistema: alimentazione, raffreddamento, politiche NUMA e pinning, orchestrazione dei limiti di potenza, uso consapevole degli acceleratori. È qui che Clearwater Forest va interpretato non come un semplice “raddoppio dei core”, ma come un sistema coerente di processo, packaging e microarchitettura, disegnato per estrarre più prestazioni utili entro i vincoli fisici del data center.

Xeon 6+ segna la maturità del percorso di disaggregazione di Intel: calcolo su 18A impilato in 3D sui base tile, memoria più ampia e veloce, I/O consolidato e accelerazione di piattaforma. L’obiettivo dichiarato non è l’exploit di laboratorio, ma la densità “affidabile” e ripetibile che riduce costi e complessità operativa. Per i responsabili infrastrutturali che oggi dimensionano capacità sotto cappi energetici stringenti e spazi saturi, Clearwater Forest rappresenta soprattutto questo: la possibilità di spostare il trade-off verso più vCPU per rack e meno watt per unità di lavoro, senza rinunciare a gestibilità, sicurezza e prevedibilità nel tempo.