La produzione di chip a 7 nanometri o ulteriormente miniaturizzati non è utopia o qualcosa di futuribile tra moltissimi anni, bensì un fatto concreto che diventerà realtà molto presto, in un periodo tra il 2016 e il 2018. Il centro di ricerca belga imec ha realizzato con successo i primi transistor "III-V FinFET" integrati epitassialmente su wafer di silicio da 300 millimetri, attraverso un processo di sostituzione dell'aletta in silicio.
La bella notizia è che questo lavoro è stato svolto in collaborazione praticamente con tutti i principali progettisti e produttori di chip al mondo, infatti tra i partner troviamo Intel, Samsung, TSMC, Globalfoundries, Micron, SK Hynix, Toshiba, Panasonic, Sony, Qualcomm, Altera, Fujitsu, Nvidia e Xilinx.
Il primo transistor III-V FinFET realizzato su wafer in silicio da 300 mm usa alette fatte di fosfato di indio sormontate da arseniuro di indio-gallio
Da tempo si parla dei semiconduttori III-V (leghe di materiali dei gruppi III e V) come potenziale rimpiazzato del silicio nei transistor CMOS. Questi semiconduttori, come l'arseniuro di indio-gallio, hanno elettroni decisamente più mobili di quelli presenti nel silicio e così possono dare vita a transistor più veloci, piccoli e in grado di consumatore meno. Finora però ci sono stati problemi nella produzione in volumi, a causa degli elevati costi di produzione, dei difetti nella densità e altri fattori.
Il lavoro dell'imec sembra abbattere questa barriera. Benché non ci siano moltissimi dettagli, in un comunicato stampa il centro di ricerca parla di una svolta che non solo permette il continuo ridimensionamento CMOS fino a 7 nanometri o meno, ma che apre anche "nuove opportunità per i sistemi eterogenei in ibridi CMOS-radiofrequenza e CMOS-optoelettronica".
"Per quanto ne sappiamo questo è il primo transistor III-V FinFET CMOS funzionante realizzato su wafer da 300 millimetri", ha dichiarato An Steegen, vicepresidente senior del gruppo core CMOS di imec. "È un risultato entusiasmante che dimostra come questa tecnologia rappresenti un'alternativa futura all'odierna tecnologia FinFET Si-based nella produzione in volumi".
"Durante l'ultimo decennio la miniaturizzazione dei transistor è stata segnata da diversi salti nei processi produttivi per offrire miglioramenti prestazionali ed energetici. Il rimpiazzo del gate in polisilicio con quello high-k metal-gate nella tecnologia CMOS a 45 nm avvenuto nel 2007 ha rappresentato un'importante inflessione nell'integrazione di nuovo materiale nei transistor", ha affermato Aaron Thean, direttore della ricerca e sviluppo all'imec.
"La capacità di combinare in scala dispositivi composti da silicio e altri materiali potrebbe rappresentare il prossimo lifting importante per i transistor, andando a interrompere i quasi 50 anni di regno del silicio sul CMOS digitale. Questo lavoro è un grande passo in quella direzione e apre la strada a un nuovo paradigma", ha concluso Thean.
La cointegrazione di transistor eterogenei ad alta densità ha finora trovato un ostacolo nella capacità di combinare materiali e strutture diverse, pur mantenendo complessità e imperfezioni su livelli abbastanza contenuti. Il centro di ricerca ha sostituito selettivamente alette di silicio con indio e arseniuro di gallio (InGaAs) e indio fosfato (INP), con una mancata corrispondenza nel reticolo atomico vicina all'8%. "La nuova tecnica si basa su un aspect-ratio che cattura i difetti nei cristallo, la struttura delle trincee e innovazioni nel processo epitassiale. Il nuovo transistor mostra prestazioni eccellenti", conclude il comunicato stampa.
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