Ogni nodo ha il suo controller di memoria
Parliamo ora del controller di memoria integrato. Se volete 32 core per chip dovete implementare una logica di memoria che non crei colli di bottiglia. Un singolo controller DDR multi-channel con un'ampia banda che condivide le risorse non è sufficiente. L'altro estremo è un controller di memoria dedicato per ogni core, ma tecnicamente diventerebbe difficilmente realizzabile. Un controller di memoria per ogni nodo sembra invece la soluzione ideale, ed è esattamente quello che ha in mente Intel.
Otto nodi saranno dotati di interface FBD2- 1066 a 12.8 GB/s, per un bandwidth totale di 102.4 GB/s. Quattro core condivideranno un'unità di memoria e l'anello di interconnessione fornirà un'adeguata comunicazione tra i nodi.
Questo approccio modulare non promette solo elevate prestazioni, ma sembra aver molto senso anche da una prospettiva prettamente business. I processori con core difettosi possono essere trasformati in modelli con meno nodi o meno core per nodo. Silicio con aree di cache L3 difettose può essere trasformato in modelli con meno cache L3, etc.
Non sappiamo quanto il progetto Keifer sia stato valutato da Intel, ma sicuramente non meno di metà anno. Allo stesso tempo, abbiamo sentito voci di corridoio che affermavano che tale progetto potrebbe essere già stato abbandonato. I documenti che abbiamo ricevuto sono molto interessanti, e mostrano la direzione che potrebbe prendere Intel nei prossimi anni, quando Core dovrà essere rimpiazzato. Mostrano anche che le decisioni sui futuri processori sono solitamente prese diversi anni prima, e che i principali punti di traino rimangono sempre le tecnologie e i processi produttivi.