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Supporto AVX-512 per le CPU Intel Cannon Lake consumer?

Un documento pubblicato da Intel fa pensare che le CPU consumer a 10 nanometri Cannon Lake e Ice Lake supporteranno il set di istruzioni SIMD AVX-512.

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Avatar di Manolo De Agostini

a cura di Manolo De Agostini

@Tom's Hardware Italia

Pubblicato il 20/10/2017 alle 07:10
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Un documento pubblicato da Intel sembra svelare l'intenzione della casa di Santa Clara di implementare il set di istruzioni SIMD AVX-512 nelle CPU consumer, a partire dai processori a 10 nanometri Cannon Lake e Ice Lake.

Queste istruzioni sono state pensate per accelerare le prestazioni con carichi di lavoro e modelli d'uso complessi, dall'elaborazione di immagini, audio e video alla crittografia per arrivare alla compressione dei dati e a una schiera di calcoli come le simulazioni scientifiche, l'analisi finanziaria e altro ancora.

intel cpu

"Le applicazioni possono eseguire 32 operazioni in virgola mobile a doppia precisione e 64 a singola precisione al secondo per ciclo di clock all'interno di vettori a 512 bit, oltre a otto operazioni su interi a 64 bit e sedici a 32 bit, con fino a due unità FMA (Fused Multiply Add) a 512 bit, raddoppiando in questo modo l'ampiezza dei registri di dati, il numero di registri e l'ampiezza delle unità FMA rispetto a Intel Advanced Vector Extensions 2.0 (Intel AVX2)", spiega Intel sul proprio sito.

Leggi anche: CPU Intel a 10 nanometri, Ice Lake sta prendendo forma

Per svolgere calcoli AVX i processori attuali sono costretti a ridurre la propria frequenza operativa per mantenere la stabilità, in quanto i core sono davvero messi sotto pressione. Implementare AVX-512 in una CPU consumer non è uno step facile perché l'implementazione fisica aumenta la dimensione del die - e di conseguenza i costi.

Esistono diverse versioni di questo set di istruzioni nell'ecosistema Intel, al fine di rispondere alle differenti necessità dei vari settori. Tra le CPU più vicine al mondo consumer solo le CPU Skylake-X Core i7 e i9 di derivazione server supportano questo tipo di istruzioni.

Secondo quanto riportato da Anandtech, che per prima ha analizzato il documento in questione, le CPU Cannon Lake supporteranno AVX512F, AVX512CD, AVX512DQ, AVX512BW e AVX512VL offrendo un set di istruzioni simile ai processori Skylake-SP che compongono le attuali famiglie Xeon Gold, Silver e Bronze.

intel cpu 01

"La microarchitettura Cannon Lake supporterà anche i comandi AVX512_IFMA e AVX512_VBMI, ma non è chiaro se ciò sarà limitato ai server o riguarderà anche le CPU consumer", aggiunge Anandtech, la quale specula sulla possibile implementazione del set solo in alcuni specifici modelli a più alte prestazioni - date le richieste di bandwidth di memoria e i consumi. Il sito s'interroga anche sul supporto da parte dell'ecosistema software, cruciale affinché queste istruzioni siano usate con beneficio.

Con la seconda generazione di CPU a 10 nanometri, nome in codice Ice Lake, Intel amplierà il supporto con un'altra schiera di istruzioni e comandi come AVX512_VPOPCNTDQ, AVX512_VNNI, AVX512_VBMI2, AVX512+VPCLMULQDQ e AVX512_BITALG. "I chip Ice Lake avranno inoltre versioni di AVX-512 dei noti algoritmi AES e GFNI per crittografia e correzione d'errore - AVX512+VAES e AVX512+GFNI".

Leggi anche: Intel lavora al dopo Core: nuova architettura in sviluppo

Non è chiaro al momento come sarà implementato dal punto di vista hardware il supporto, dato che attualmente le CPU Skylake-X a sei e otto core supportano una FMA (Fused Multiply Add) per core per offrire AVX-512-F, e i processori dai 10 core in su supportano due FMA per core, garantendo prestazioni doppie.

Oltre ad AVX-512, Cannon Lake si fregerà del supporto al set di istruzioni SHA-NI per velocizzare gli algoritmi SHA1, SHA256 e SHA224 e il meccanismo di sicurezza UMIP per impedire l'esecuzione di determinate istruzioni in assenza dei privilegi adeguati, impedendo così a determinate applicazioni di accedere alle impostazioni del sistema operativo.

Leggi anche: Sapphire Rapids, nome in codice delle CPU Intel post-Core?

Ice Lake supporterà l'istruzione Fast Short REP MOV per facilitare un rapido spostamento di grandi quantità di dati da una posizione all'altra, offrendo benefici con i software con sfruttano molto la memoria. L'architettura offrirà inoltre il comando CLWB (Cache Line Write Back) per la programmazione NVMe, già presente nei core Skylake-SP e necessario per una migliore gestione degli SSD connessi al processore.

In tutto questo rimane però forse l'interrogativo più grande: quando vedremo le prime CPU a 10 nanometri in ambito desktop? Per ora in Intel le bocche sono cucite, ma attendiamo novità il prossimo anno, magari già all'appuntamento del CES 2018 di gennaio.


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