Ricercatori della Purdue e della Harvard University hanno creato un nuovo tipo di transistor 3D dotato di nanofili in arseniuro di indio-gallio. Una soluzione che potrebbe consentire all'industria dei semiconduttori di realizzare chip con processi produttivi nell'ordine dei 10 nanometri.
Il transistor sperimentale è stato creato con un metodo chiamato "top-down", compatibile con quello usato nell'industria tradizionale. Si tratta di un'ottima cosa, perché questo vuol dire che le aziende per realizzare questo transistor non avranno bisogno di compiere ingenti investimenti, che sono sempre un grande scoglio per affrontare una "rivoluzione tecnologica".
Secondo il professor Peide "Peter" Ye della Purdue University, che guarda con favore all'arrivo sul mercato di transistor con struttura verticale (Intel parte con un design tri-gate), la limitata mobilità degli elettroni non consentirà al silicio di continuare a essere il materiale di riferimento del futuro.
L'arseniuro di indio-gallio sembra invece la soluzione ideale (grafene e altre opzioni dovrebbero richiedere ancora diversi anni di studi). Si tratta di un materiale che fa parte della famiglia chiamata III-V, che combina elementi dal terzo e quinto gruppo della tavola periodica. Secondo lo studioso per produrre a 14 nanometri o con processi inferiori (Intel sta già realizzando prototipi) servono nuove soluzioni.
"I nanofili realizzati con leghe III-V ci porteranno nella fascia dei 10 nanometri", ha sentenziato Ye. Un transistor realizzato con questi materiali ha il potenziale per condurre elettroni cinque volte più rapidamente del silicio. Per creare transistor sempre più piccoli bisognerà però trovare un nuovo tipo di isolante, in grado di permettere a questi componenti di svolgere il loro lavoro di "interruttori on/off" in modo adeguato. Con la riduzione della lunghezza di gate a 14 nanometri, il dielettrico al diossido di silicio usato attualmente non si comporta più correttamente e disperde carica elettrica.
Per risolvere tale problema, la soluzione è rimpiazzare il diossido di silicio con materiali che hanno una costante dielettrica più alta, come il diossido di afnio o l'ossido di alluminio. I ricercatori hanno sperimentato l'uso dell'ossido di alluminio con un metodo chiamato atomic layer deposition, usato attualmente dall'industria. Come accennato poco sopra, l'uso di metodi comuni e rodati è importante, ma avere un dielettrico migliore e più sottile è decisivo perché consentirà di aumentare la velocità dei chip e al contempo abbassare i requisiti di tensione.