Intel svela nuovi dettagli su Sapphire Rapids e Ponte Vecchio
Intel ha annunciato, in occasione dell’evento Supercomputing 2021, che i processori Sapphire Rapids saranno dotati di un massimo di 64GB di memoria HBM2e (con fino a 410GB/s di larghezza di banda per stack, per un picco teorico di 1,6TB/s), divulgando anche nuove informazioni inerenti a Ponte Vecchio. In particolare, l’azienda ha rivelato che le GPU saranno dotate di 408MB di cache L2 e memorie HBM2e, nonché che i due supercomputer ExaFLOP Aurora saranno equipaggiati con 54.000 GPU Ponte Vecchio abbinate a 18.000 CPU Sapphire Rapids.
Sapphire Rapids sarà basato sull’architettura Golden Cove realizzata sul processo Intel 7. Inoltre, i chip supportano Intel Advanced Matrix eXtensions (AMX) per migliorare le prestazioni nei carichi di lavoro di formazione e inferenza. I chip sono dotati di un massimo di 64GB di memoria HBM2e, otto canali DDR5, PCIe 5.0 e integrano il supporto per la memoria Optane e CXL 1.1, il che significa che possiedono tutte le caratteristiche adeguate per affrontare i chip AMD EPYC Milan-X. Mentre Intel ha scelto HBM2e per Sapphire Rapids, AMD ha deciso di aumentare la capacità L3 utilizzando la tecnologia hybrid bonding per fornire fino a 768MB di cache L3 per chip. Sapphire Rapids dovrà vedersela anche con i prossimi chip AMD Zen 4 Genoa a 96 core e Bergamo a 128 core, entrambi realizzati con il processo a 5 nm di TSMC. Questi chip supportano anche le interfacce DDR5, PCIe 5.0 e CXL.
Intel afferma che Sapphire Rapids sarà disponibile per tutti i suoi clienti come parte dello stack di prodotti standard e sostiene che i chip verranno inseriti nello stesso socket dei modelli standard di server general-purpose. I modelli equipaggiati con HBM arriveranno sul mercato un po’ più tardi rispetto alle varianti senza HBM, sebbene si parli più o meno dello stesso periodo. Il chip Sapphire Rapids si presenta con quattro tile interconnessi tramite connessioni EMIB, ma il sistema lo vede come un die monolitico. I modelli dotati di HBM possono funzionare senza DRAM presente o con entrambi i tipi di memoria. Il chip può anche essere suddiviso in quattro diversi nodi NUMA utilizzando Sub-Numa Clustering (SNC).
Il processore espone la memoria HBM in tre diverse modalità: HBM-Only, Flat Mode e Cache Mode. La modalità “HBM-Only” consente al chip di funzionare senza alcuna DRAM nel sistema e il software esistente può essere eseguito normalmente. Con i moduli DDR5 nel sistema, l’utente può scegliere “Flat Mode”. Questo rende sia le DDR5 che l’HBM2e visibili al sistema, con ogni tipo di memoria presentato come il proprio nodo NUMA. Ciò consente al software esistente di indirizzare i diversi tipi di memoria utilizzando approcci di programmazione standard NUMA. ‘Cache Mode’ usa HBM come cache per la memoria DDR5. Questo rende la HBM trasparente al software, il che significa che non richiede una codifica specifica, e la cache HBM è gestita dai controller di memoria come una cache a mappatura diretta.
Intel ha anche comunicato che le GPU Ponte Vecchio saranno dotate fino a 408MB di cache L2 e 64MB di cache L1 per i suoi modelli dual-stack. Inoltre, disporranno anche della memoria HBM2e. Questi acceleratori verranno impiegati nel sistema ExaFLOP Aurora 2, con 54.000 GPU Ponte Vecchio abbinate a 18.000 processori Sapphire Rapids in un rapporto di tre a uno.
Le schede Ponte Vecchio saranno disponibili in entrambi i form factor PCIe e OAM, con il primo che avrà l’opzione per il bridging Xe Link tramite un bridge secondario tra più schede (come NVIDIA SLI). Intel utilizza appaltatori di terze parti per costruire le schede PCIe, ma vengono fornite come soluzioni a marchio Intel. Intel sta inoltre introducendo i sistemi Sapphire Rapids con GPU Ponte Vecchio nel mercato generale dei server e sta lavorando con un’ampia gamma di partner, tra cui Atos, Dell, Lenovo, Supermicro e HPE, tra gli altri, per fornire piattaforme certificate al momento del lancio.
Intel ha anche parlato della decisione dell’Unione Europea di utilizzare le GPU Ponte Vecchio con il system-on-chip (SoC) Rhea di SiPearl per la European Processor Initiative. Questo chip ARM dovrebbe presentare fino a 72 core ARM Neoverse Zeus con un’interconnessione mesh e l’azienda di Santa Clara considera questa partnership piuttosto importante.
