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GDDR5/X e HBM

Pagina 5: GDDR5/X e HBM
Dalla VRAM per arrivare alla HBM2 e alla GDDR6, ripercorriamo l'evoluzione della RAM dedicata alle scheda video.

Mentre le GDDR3 furono sviluppate sulla base delle DDR2, le GDDR5 tuttora usate rappresentano un affinamento delle GDDR4 e costituiscono un’ulteriore evoluzione delle DDR3 e non un prodotto realmente nuovo. I primi sample di GDDR5 hanno visto la luce nel 2007, mentre nel 2008 Qimonda (Infineon) le ha rese disponibili sul mercato in (limitata) quantità.

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Un chip di GDDR5 SDRAM da 256MB prodotto da Qimonda, usato per la AMD Radeon HD 4870

Oltre ad affinamenti dell’architettura, le GDDR5 presentano anche una reale novità che consiste nell’introduzione di una terza frequenza rispetto alle due usate nelle GDDR4. Per i più curiosi, i comandi sono trasmessi in modalità Single Data Rate solo sul fronte di salita del clock alla frequenza CK (Command Clock) mentre gli indirizzi sono trasferiti sempre alla frequenza CK ma in modalità Double Data Rate. Infine, i dati sono trasferiti in modalità Double Data Rate alla frequenza WCK (Write Clock) che è il doppio della frequenza CK. Pertanto, il trasferimento dei dati avviene ad una frequenza che è quattro volte quella di trasferimento dei comandi e questo è il motivo per cui la frequenza effettiva è pari a quattro volte quella di clock.

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Il PCB di una GTX 1080 Ti che sfoggia il chip GP102 accerchiato da 11 chip di GDDR5X da 1 GB @ 11 Gbps

Il successivo step evolutivo è rappresentato dalle GDDR5X che sono state standardizzate dal JEDEC all’inizio del 2016 ed usate da Nvidia nello stesso anno per fornire alla GTX 1080 la necessaria banda.

Per ottenere questo incremento si è ricorsi nuovamente al raddoppio del prefetch – da 8 a 16 bit – lasciando al controller integrato nella GPU la facoltà di scegliere fra una modalità Double Data Rate con un prefetch di 8 bit e una modalità Quad Data Rate con un prefetch di 16 bit.

Mentre la maggior parte dell’industria produceva le GDDR5 e pensava, da una parte, allo step intermedio delle GDDR5X e, dall’altra, alle nuove GDDR6, AMD e Hynix si sono messe al lavoro su un nuovo standard di memoria che ha preso il nome di HBM (High Bandwidth Memory).

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Una slide di presentazione delle memorie HBM realizzata da AMD

Lo standard HBM1 è stato riconosciuto dal JEDEC nel 2013 mentre tre anni più tardi è arrivato anche lo standard HBM2. L’idea alla base di questo tipo di memoria era quella di abbassare costi e consumi riducendo, da un lato, la grandezza dei chip e, dall’altro, le frequenze operative. La soluzione arrivò grazie all’idea di impilare (to stack) più die di RAM in un unico chip da posizionare quanto più possibile vicino alla GPU. Inoltre, mentre la larghezza di banda delle GDDR è ottenuta abbinando un bus ridotto (fino a 512 bit per le GDDR5) ed una frequenza molto elevata (2 GHz e oltre), le HBM si sono mosse nella direzione diametralmente opposta abbinando un bus mastodontico (4096 bit per le HBM1) a una frequenza molto bassa (500 MHz).

Altre rilevanti differenze riguardano i clock interni (che per le HBM sono solo due) così come l’installazione delle RAM HBM sulla medesima interfaccia (interposer) della GPU, interfaccia in cui sono presenti distinti canali, non necessariamente sincroni fra di loro, ognuno con un’ampiezza di 128 bit. Se siete interessati ad approfondire l’argomento, vi invitiamo a leggere l’articolo dedicato a suo tempo alle AMD R9 Fury.

Come anticipato, la prima implementazione delle HBM si è vista con le schede video AMD della famiglia R9 (Fury X, Fury e Nano seguite dalla Dual-GPU Radeon Duo) che hanno mostrato prestazioni convincenti seppur con alcune limitazioni, la maggiore delle quali era la capacità massima di 4GB dovuta all’impossibilità di utilizzare più di quattro die da 1GB ognuno. Questo limite è stato tuttavia superato dalle HBM2 che inizialmente hanno permesso di avere a disposizione fino a 32GB di memoria suddivisa in quattro die da 8 GB ognuno.

Con la revisione JESD235B dello standard, la JEDEC permette ora ai produttori di memoria di aumentare le capacità dei futuri stack HBM2 a 24 GB e portare il bandwidth a 307 GB/s. Sul fronte della capacità la nuova versione della specifica ha aggiunto il supporto a stack di chip 12-Hi, 4 layer in più del precedente limite (8-Hi), permettendo così di creare stack da 12 GB con le densità correnti e stack da 24 GB con densità di 16 Gbit.

La configurazione degli stack rimane invariata, con un massimo di 8 canali a 128 bit e un’interfaccia fisica a 1024 bit. Per quanto riguarda le prestazioni, lo standard supporta transfer rate fino a 2,4 Gbps per pin, un aumento dai 2 Gbps della versione JESD235A. Cosa peraltro già fatta da Samsung e SK Hynix, ma finalmente il tutto è stato inserito nello standard. La nuova specifica aggiornata, sostanzialmente, consente di creare potenzialmente prodotti con 96 GB di memoria HBM2, bus a 4096 bit e un bandwidth di picco di 1,2 TB/s.

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Bisogna ricordare in ultimo che sebbene AMD abbia sviluppato le HBM e sia stata la prima azienda ad usarle, le HBM2 sono state installate per la prima volta sulla Quadro GP100 di Nvidia.